数字设计 原理与实践 第4版

2.5.2　补码数制
2.5.3　基数补码表示法
2.5.4　二进制补码表示法
2.5.5　基数减1补码表示法
2.5.6　二进制反码表示法
2.5.7　余码表示法
2.6　二进制补码的加法和减法
2.6.1　加法规则
2.6.2　图示法
2.6.3　溢出
2.6.4　减法规则
2.6.5　二进制补码与无符号二进制数
2.7　二进制反码加法和减法
2.8　二进制乘法
2.9　二进制除法
2.10　十进制数的二进制编码
2.11　格雷码
2.12　字符编码
2.13　动作、条件和状态的编码
2.14　n维体与距离
2.15　检错码和纠错码
2.15.1　检错码
2.15.2　纠错码与多重检错码
2.15.3　汉明码
2.15.4　循环冗余校验码
2.15.5　二维码
2.15.6　校验和码
2.15.7　n中取m码
2.16　用于串行数据传输与存储的编码
2.16.1　并行／串行数据
2.16.2　串行线路编码
参考资料
训练题
练习题
第3章　数字电路
3.1　逻辑信号与门电路
3.2　逻辑系列
3.3　CMOS逻辑
3.3.1　CMOS逻辑电平
3.3.2　MOS晶体管
3.3.3　基本的CMOS反相器电路
3.3.4　CMOS“与非”门和“或非”门
3.3.5　扇入
3.3.6　非反相门
3.3.7　CMOS“与或非”门和“或与非”门
3.4　CMOS电路的电气特性
3.4.1　概述
3.4.2　数据表和规格说明
3.5　CMOS稳态电气特性
3.5.1　逻辑电平和噪声容限
3.5.2　带电阻性负载的电路特性
3.5.3　非理想输入时的电路特性
3.5.4　扇出
3.5.5　负载效应
3.5.6　不用的输入端
3.5.7　如何毁坏CMOS器件
3.6　CMOS动态电气特性
3.6.1　转换时间
3.6.2　传播延迟
3.6.3　功率损耗
3.6.4　电流尖峰与去耦电容器
3.6.5　电感效应
3.6.6　同时切换与地电平弹跳
3.7　其他CMOS输入和输出结构
3.7.1　传输门
3.7.2　施密特触发器输入
3.7.3　三态输出
3.7.4　漏极开路输出
3.7.5　驱动发光二极管
3.7.6　多源总线
3.7.7　线连逻辑
3.7.8　上拉电阻
3.8　CMOS逻辑系列
3.8.1　HC和HCT
3.8.2　AHC和AHCT
3.8.3　HC、HCT、AHC和AHCT的电气特性
3.8.4　AC和ACT
3.8.5　FCT和FCT-T
3.8.6　FCT-T的电气特性
3.9　低电压CMOS逻辑和接口
3.9.1　3.3V LVTTL和LVCMOS逻辑
3.9.2　5V容许输入
3.9.3　5V容许输出
3.9.4　TTL/LVTTL接口小结
3.9.5　比3.3V低的逻辑电平
3.10　双极逻辑
3.10.1　二极管逻辑
3.10.2　双极结型晶体管
3.10.3　晶体管-晶体管逻辑
3.10.4 TTL逻辑电平和噪声容限
3.10.5 TTL扇出
3.10.6 TTL系列
3.10.7　一个TTL数据表
3.10.8　CMOS/TTL接口
3.10.9　发射极耦合逻辑
参考资料
训练题
练习题
第4章　组合逻辑设计原理
4.1　开关代数
4.1.1　公理
4.1.2　单变量定理
4.1.3　二变量定理和三变量定理
4.1.4　n变量定理
4.1.5　对偶性
4.1.6　逻辑函数的标准表示法
4.2　组合电路分析
4.3　组合电路的综合
4.3.1　电路描述与设计
4.3.2　电路处理
4.3.3　组合电路最小化
4.3.4　卡诺图
4.3.5　最小化“积之和”表达式
4.3.6　其他最小化问题
4.3.7　程序化的最小化方法
4.4　定时冒险
4.4.1　静态冒险
4.4.2　利用卡诺图发现静态冒险
4.4.3　动态冒险
4.4.4　设计无冒险电路
参考资料
训练题
练习题
第5章　硬件描述语言
5.1　基于HDL的数字设计
5.1.1　为什么用HDL
5.1.2　HDL工具组
5.1.3　基于HDL的设计流程
5.2　ABEL硬件描述语言
5.2.1　ABEL程序结构
5.2.2　ABEL编译器操作
5.2.3　when语句和等式块
5.2.4　真值表
5.2.5　范围、集合和关系
5.2.6　测试向量
5.2.7　ABEL的其他特点
5.3　VHDL硬件描述语言
5.3.1　程序结构
5.3.2　类型、常量和数组
5.3.3　函数和过程
5.3.4　库和包
5.3.5　结构形式的设计元素
5.3.6　数据流形式的设计元素
5.3.7　行为形式的设计元素
5.3.8　时间尺度
5.3.9　模拟
5.3.10　测试平台
5.3.11　时序逻辑设计的VHDL特性
5.3.12　综合
5.4　Verilog硬件描述语言
5.4.1　程序结构
5.4.2　逻辑系统、网格、变量和常量
5.4.3　向量和操作符
5.4.4　数组
5.4.5　逻辑操作符和表达式
5.4.6　编译器指令
5.4.7　结构形式的设计元素
5.4.8　数据流形式的设计元素
5.4.9　行为形式的设计元素（过程代码）
5.4.10 数和任务
5.4.11　时间尺度
5.4.12　模拟
5.4.13　测试平台
5.4.14　时序逻辑设计的Verilog特性
5.4.15　综合
参考资料
训练题
练习题
第6章　组合逻辑设计实践
6.1　文档标准
6.1.1　方框图
6.1.2　门的符号
6.1.3　信号名和有效电平
6.1.4　引脚的有效电平
6.1.5 “圈到圈”逻辑设计
6.1.6　HDL程序中的信号命名
6.1.7　绘制布局图
6.1.8　总线
6.1.9　附带的图示信息
6.2　电路定时
6.2.1　定时图
6.2.2　传播延迟
6.2.3　定时规格说明
6.2.4　定时分析
6.2.5　定时分析工具
6.3　组合型PLD
6.3.1　可编程逻辑阵列
6.3.2 可编程阵列逻辑器件
6.3.3　通用阵列逻辑器件
6.3.4　复杂型可编程逻辑器件
6.3.5　CMOS型PLD电路
6.3.6　器件编程与测试
6.4　译码器
6.4.1　二进制译码器
6.4.2　大规模元件的逻辑符号
6.4.3　3-8译码器74×138
6.4.4　级联二进制译码器
6.4.5　用ABEL和PLD实现译码器
6.4.6　用VHDL实现译码器
6.4.7　用Verilog实现译码器
6.4.8　七段译码器
6.5　编码器
6.5.1　优先级编码器
6.5.2　优先级编码器74×148
6.5.3　用ABEL和PLD实现编码器
6.5.4　用VHDL实现编码器
6.5.5　用Verilog实现编码器
6.6　三态器件
6.6.1　三态缓冲器
6.6.2　标准MSI三态缓冲器
6.6.3　用ABEL和PLD实现三态输出
6.6.4　用VHDL实现三态输出
6.6.5　用Verilog实现三态输出
6.7　多路复用器
6.7.1　标准MSI多路复用器
6.7.2　扩展多路复用器
6.7.3　多路复用器、多路分配器和总线
6.7.4　用ABEL和PLD实现多路复用器
6.7.5　用VHDL实现多路复用器
6.7.6　用Verilog实现多路复用器
6.8 “异或”门和奇偶校验电路
6.8.1 “异或”门和“异或非”门
6.8.2　奇偶校验电路
6.8.3　9位奇偶校验发生器74×280
6.8.4　奇偶校验的应用
6.8.5　用ABEL和PLD实现“异或”门和奇偶校验电路
6.8.6　用VHDL实现“异或”门和奇偶校验电路
6.8.7　用Verilog实现“异或”门和奇偶校验电路
6.9　比较器
6.9.1　比较器结构
6.9.2　迭代电路
6.9.3　迭代比较器电路
6.9.4　标准MSI大小比较器
6.9.5　用HDL实现比较器
6.9.6　用ABEL和PLD实现比较器
6.9.7　用VHDL实现比较器
6.9.8　用Verilog实现比较器
6.10　加法器、减法器和ALU
6.10.1　半加器和全加器
6.10.2　串行进位加法器
6.10.3　减法器
6.10.4　先行进位加法器
6.10.5　MSI加法器
6.10.6　MSI算术逻辑单元
6.10.7　组间先行进位
6.10.8　用ABEL和PLD实现加法器
6.10.9　用VHDL实现加法器
6.10.10　用Verilog实现加法器
6.11　组合乘法器
6.11.1　组合乘法器结构
6.11.2　用ABEL和PLD实现乘法
6.11.3　用VHDL实现乘法
6.11.4　用Verilog实现乘法
参考资料
训练题
练习题
第7章　时序逻辑设计原理
7.1　双稳态元件
7.1.1　数字分析
7.1.2　模拟分析
7.1.3　亚稳态特性
7.2　锁存器与触发器
7.2.1　S-R锁存器
7.2.2　？-？锁存器
7.2.3　具有使能端的S-R锁存器
7.2.4　D锁存器
7.2.5　边沿触发式D触发器
7.2.6　具有使能端的边沿触发式D触发器
7.2.7　扫描触发器
7.2.8　主从式S-R触发器
7.2.9　主从式J-K触发器
7.2.10　边沿触发式J-K触发器
7.2.11　T触发器
7.3　时钟同步状态机分析
7.3.1　状态机结构
7.3.2　输出逻辑
7.3.3　特征方程
7.3.4　使用D触发器的状态机分析
7.4　时钟同步状态机设计
7.4.1　状态表设计举例
7.4.2　状态最小化
7.4.3　状态赋值
7.4.4　采用D触发器的综合
7.4.5　采用J-K触发器的综合
7.4.6　采用D触发器的其他设计例子
7.5　用状态图设计状态机
7.6　用转移表综合状态机
7.6.1　转移方程
7.6.2　激励方程
7.6.3　其他方法
7.6.4　状态机的实现
7.7　另一个状态机设计举例
7.7.1　猜谜游戏
7.7.2　未用状态
7.7.3　输出编码状态赋值
7.7.4 “无关”状态编码
7.8　状态机的分解
7.9 反馈时序电路
7.9.1　基本分析
7.9.2 分析具有多个反馈回路的电路
7.9.3　竞争
7.9.4　状态表与流程表
7.9.5　CMOS D触发器分析
7.10　反馈时序电路设计
7.10.1　锁存器
7.10.2　设计基本模式流程表
7.10.3　流程表的最小化
7.10.4　无竞争状态赋值法
7.10.5　激励方程
7.10.6　本质冒险
7.10.7　小结
7.11　ABEL时序电路设计特性
7.11.1　寄存型输出
7.11.2　状态图
7.11.3　外部状态记忆
7.11.4　指定Moore型输出
7.11.5　用with语句指定Mealy型输出和流水线输出
7.11.6　测试向量
7.12　用VHDL设计时序电路
7.12.1　时钟电路
7.12.2　用VHDL设计状态机
7.12.3　VHDL状态机举例
7.12.4　VHDL中的状态赋值
7.12.5　VHDL中的流水线型输出
7.12.6　不用状态表的直接VHDL编程
7.12.7　更多VHDL状态机例子
7.12.8　用VHDL定义触发器
7.12.9　VHDL状态机测试平台
7.12.10　反馈时序电路
7.13　用Verilog设计时序电路
7.13.1　时钟电路
7.13.2　用Verilog设计状态机
7.13.3　Verilog状态机举例
7.13.4　Verilog中的流水线型输出
7.13.5　不用状态表的直接Verilog编程
7.13.6　更多Verilog状态机例子
7.13.7　用Verilog定义触发器
7.13.8　Verilog状态机测试平台
7.13.9　反馈时序电路
参考资料
训练题
练习题
第8章　时序逻辑设计实践
8.1　时序电路文档标准
8.1.1　一般要求
8.1.2　逻辑符号
8.1.3　状态机描述
8.1.4　定时图和定时规格说明
8.2　锁存器和触发器
8.2.1　SSI型锁存器和触发器
8.2.2　开关消颤
8.2.3　最简单的开关消颤电路
8.2.4　总线保持电路
8.2.5　多位寄存器和锁存器
8.2.6　用ABEL和PLD实现寄存器和锁存器
8.2.7　用VHDL实现寄存器和锁存器
8.2.8　用Verilog实现寄存器和锁存器
8.3　时序型PLD
8.3.1　时序型GAL器件
8.3.2　PLD定时规格说明
8.4　计数器
8.4.1　行波计数器
8.4.2　同步计数器
8.4.3　MSI型计数器及应用
8.4.4　二进制计数器状态的译码
8.4.5　用ABEL和PLD实现计数器
8.4.6　用VHDL实现计数器
8.4.7　用Verilog实现计数器
8.5　移位寄存器
8.5.1　移位寄存器结构
8.5.2　MSI移位寄存器
8.5.3　移位寄存器计数器
8.5.4　环形计数器
8.5.5　Johnson计数器
8.5.6　线性反馈移位寄存器计数器
8.5.7　用ABEL和PLD实现移位寄存器
8.5.8　用VHDL实现移位寄存器
8.5.9　用Verilog实现移位寄存器
8.6　迭代电路与时序电路
8.7　同步设计方法
8.8　同步设计中的障碍
8.8.1　时钟偏移
8.8.2　选通时钟
8.8.3　异步输入
8.9　同步器故障和亚稳定性
8.9.1　同步器故障
8.9.2　亚稳定性分辨时间
8.9.3　可靠同步器设计
8.9.4　亚稳定的定时分析
8.9.5　更好的同步器
8.9.6　其他同步器设计
8.9.7　同步高速数据传输
参考资料
训练题
练习题
第9章　存储器、CPLD和FPGA
9.1　只读存储器
9.1.1　ROM用于“随机”组合逻辑函数
9.1.2　ROM的内部结构
9.1.3　二维译码
9.1.4　商用ROM的类型
9.1.5　ROM的控制输入和定时
9.1.6　ROM的应用
9.2　读／写存储器
9.3　静态RAM
9.3.1　静态RAM的输入和输出
9.3.2　静态RAM的内部结构
9.3.3　静态RAM的定时
9.3.4　标准静态RAM
9.3.5　同步SRAM
9.4　动态RAM
9.4.1　动态RAM的结构
9.4.2　SDRAM的定时
9.4.3　DDR SDRAM
9.5　复杂可编程逻辑器件
9.5.1　Xilinx XC9500 CPLD系列
9.5.2　功能块体系结构
9.5.3　输入／输出块体系结构
9.5.4　开关矩阵
9.6　现场可编程门阵列
9.6.1　Xilinx XC4000 FPGA系列
9.6.2　可配置逻辑块
9.6.3　输入／输出块
9.6.4　可编程互连
参考资料
训练题
练习题